TEKNOLOGI – Taiwan Semiconductor Manufacturing Company (TSMC) dikabarkan tengah mengembangkan teknologi memori Back-End-of-Line (BEOL) yang berpotensi menjadi alternatif lebih padat dan efisien dibandingkan SRAM. Menariknya, pengembangan tersebut muncul ketika perusahaan justru memberikan pernyataan yang tidak secara tegas mengonfirmasi maupun membantah kabar keterlibatannya dalam produksi 3D DRAM. Informasi ini dilaporkan Wccftech pada 8 November 2026.
Dalam pernyataannya kepada Tom’s Hardware, TSMC mengatakan, “Perlu diketahui bahwa TSMC senantiasa berfokus pada bisnis inti kami, yaitu layanan foundry IC khusus.” Perusahaan juga menegaskan misinya sebagai penyedia teknologi dan kapasitas tepercaya bagi industri cip logika global. Namun, pernyataan tersebut tidak secara langsung menyebut ataupun membantah pengembangan teknologi DRAM.
Sebelumnya, TSMC telah memperkenalkan konsep memori berbasis semikonduktor oksida amorf (AOS) dalam Symposium on VLSI Technology and Circuits 2025. Teknologi ini menggunakan konfigurasi satu transistor dan satu kapasitor (1T1C), kemudian mengintegrasikan susunan sel memori ke lapisan interkoneksi BEOL pada cip logika. Proses pembuatannya menggunakan temperatur rendah agar tidak merusak struktur interkoneksi yang sensitif terhadap panas.
Pendekatan tersebut berbeda dari SRAM konvensional yang umumnya membutuhkan enam transistor untuk menyimpan setiap bit data. Dengan konfigurasi 1T1C, TSMC berpotensi menyediakan kapasitas memori lebih besar dalam area cip yang sama. Pengujian awal menunjukkan prototipe beroperasi pada tegangan 0,75 volt, memiliki retensi data lebih dari 128 milidetik, waktu siklus baca-tulis acak di bawah 8 nanodetik, serta daya tahan melampaui 10¹⁴ siklus.
Pakar semikonduktor Dr. Frederick Chen turut menyoroti keunggulan pendekatan tersebut. Ia menjelaskan, “Memori BEOL dapat memanfaatkan area cip prosesor yang lebih luas, bukan area cip DRAM yang biasanya jauh lebih kecil.” Menurutnya, luas tersebut bahkan berpotensi lebih dari sepuluh kali lipat sehingga jumlah lapisan yang dibutuhkan dapat dikurangi.
Arsitektur ini memanfaatkan susunan vertikal pada lapisan interkoneksi, tetapi tidak sama dengan metode penumpukan cip DRAM monolitik. Jika berhasil dikembangkan lebih lanjut, teknologi BEOL dapat membuka peluang integrasi memori yang lebih rapat langsung bersama prosesor, terutama untuk memenuhi kebutuhan komputasi AI.
